Flip-flops bruges til at lagre data og styre informationsstrømmen i computere og kommunikationsenheder. I modsætning til en flip-flop kan en lås ændre sin udgang, når en bestemt input er aktiv. Både låsen og flip-flop er forskellige. En lås er niveaufølsom, mens flip-flop'en er kantfølsom.
Du kan sammenligne en lås og en flip-flop ved at se på, hvordan de reagerer på inputsignalet. En lås ændrer sit output i henhold til niveauet af inputsignalet. Signalet ved indgangen vil være højt eller lavt. En flip-flop ændrer sit output i overensstemmelse med overgangen af inputsignalet. Det betyder, at i stedet for høj og lav, vil indgangssignalet enten være stigende eller faldende.
Flip-flops har forskellige typer såsom SR, JK, D og T flip-flops. Denne artikel vil diskutere D-type flip-flop i detaljer. Du kan designe en D-type flip-flop ved hjælp af en SR flip-flop. En NOT-port skal forbindes mellem S- og R-indgangene på D-type flip-flop, og begge disse indgange er bundet sammen. Du kan bruge flip-flops af D-type i stedet for SR flip-flops, til denne konfiguration behøver du kun tilstanden SET og RESET.
Hurtig oversigt:
- Hvad er en D-type flip-flop?
- D-type flip-flop kredsløb
- Tidsdiagram
- Sandhedstabel til D-type flip-flop
- Master-Slave-konfiguration af D-type flip flop
- Master-Slave D-type flip-flop kredsløb
- D-type flip flop til frekvensopdeling
- D Flip Flops som datalåse
- Gennemsigtig datalås
- D-type flip-flop IC'er
- Konklusion
Hvad er en D-type flip-flop?
En D-type flip-flop (Delay flip-flop) er et clocket digitalt kredsløbselement med to stabile tilstande. Denne type flip-flop bruger en 1-clock-cyklusforsinkelse ved sin indgang. På grund af dette kan du forbinde flere D-type flip-flops i en kaskade for at skabe forsinkelseskredsløb. D-type flip-flops har forskellige anvendelser, især i digitale tv-systemer.
D-type flip-flop kredsløb
En simpel D-type flip-flop indeholder fire indgange og to udgange. Disse input er:
1. Data
2. Ur
3. Indstil
4. Nulstil
De to udgange af en D-type flip-flop er logisk omvendt af hinanden. Indgangsdataene kan enten være logisk 0 (lavspænding) eller logisk 1 (højspænding). Urindgangssignalet vil synkronisere flip-floppen med et eksternt signal. De to indgange indstillet og nulstillet holdes på lave logiske niveauer. En flip-flop af D-type har to mulige tilstande. Når dataindgangen (D) på flip-flop'en er 0, vil det nulstille flip-flop'en og resultere i et output på 0. Når datainput (D) er 1, vil det indstille flip-flop'en og resultere i en output på 1.
Det er vigtigt at bemærke, at D-type flip-flop er forskellig fra en D-type lås. En D-type lås kræver ikke et clock-signal, men en D-type flip-flop kræver et clock-signal for at ændre dets tilstand.
Du kan konstruere en flip-flop af D-type med et par SR-låse. En omvendt forbindelse er også nødvendig for en enkelt dataindgang mellem S- og R-indgangene. S- og R-indgangene kan ikke være høje eller lave samtidigt. Et hovedhøjdepunkt ved en flip-flop af D-type er, at den kan skabe en lås, som kan gemme og opbevare datainformation. Du kan bruge denne låseegenskab for en D-type flip-flop til at skabe et forsinkelseskredsløb og behandle dataene, når det er nødvendigt. D-type flip-flops bruges hovedsageligt i frekvensdelere og datalåse.
Tidsdiagram
Lad os nedbryde timingdiagrammet fra venstre mod højre:
- I starten af tidsdiagrammet er Q er i starten LAV. Når SET kortvarigt går HØJ, Q bliver HØJ og forbliver HØJ. På den anden side, når RESET kortvarigt bliver HØJ, Q bliver LAV og forbliver LAV.
- Ændringer i DATA fra LAV til HØJ påvirker ikke Q . Outputtet reagerer ikke på DATA-ændringer. I den stigende flanke af den første clock-impuls, da DATA er HØJ, Q bliver HØJ. Selvom DATA et øjeblik skifter tilbage til LAV og derefter tilbage til HØJ. Alt dette påvirker ikke Q . I den stigende flanke af den anden urimpuls er DATA stadig HØJ, og Q forbliver også HØJ.
- Flytning til den tredje urpulss stigende kant, når DATA er LAV, Q bliver LAVT. I den fjerde og femte urimpuls, hvor DATA forbliver LAVE, Q forbliver også LAV på hver stigende kant. Endelig, når den stigende kant kommer, er DATA HØJ, og Q går også til HØJ.
Bemærk, at Q̅ er altid det modsatte af Q . SET-indgangen kan til enhver tid gøre udgangen HIGH. På samme måde kan du bruge RESET-indgangen til at skrue udgangen LAV, når du vil.
Sandhedstabel til D-type flip-flop
D-type flip-flop-karakteristika kan skrives ved hjælp af D-flip-flop-sandhedstabellen. Inde i sandhedstabellen kan vi se, at vi har én indgang, som er D. På samme måde har vi kun én udgang, som er Q(n+1).
| CLK | D | Q(n+1) | Stat |
| – | 0 | 0 | NULSTIL |
| – | 1 | 1 | SÆT |
I karakteristiktabellen for en D-type flip-flop har vi to input, D og Qn. Karakteristiktabellen har én udgang Q(n+1).
Fra D-type logikdiagrammet kan vi konkludere, at Qn og Qn' er to komplementære udgange. Disse to udgange fungerer også som input for Gate 3 og Gate 4. Så Qn, som er den nuværende tilstand af flip-flop'en, vil blive betragtet som input og Q(n+1), som er den næste tilstand af flip-flop'en vil blive betragtet som output.
| D | Qn | Q(n+1) |
| 0 | 0 | 0 |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | 1 |
Ved at bruge den karakteristiske tabel for D-type flip-flops kan vi skrive det boolske K-map-udtryk fra et 2-variabel K-map.
Master-Slave-konfiguration af D-type flip flop
For at forbedre adfærden af en D-type flip-flop, kan vi tilføje en anden SR flip-flop i slutningen af D-type flip-flop output. Dette vil resultere i aktivering af et komplementært kloksignal fra udgangen af en flip-flop af D-type. Som et resultat vil der blive dannet en Master-Slave D-type flip-flop. Når den forreste kant (Lav-til-Høj) af clock-signalet kommer, vil indgangstilstanden på master-flip-floppen blive låst. Mens udgangen af master D-type flip-flop vil blive deaktiveret.
På samme måde, når den bageste eller faldende flanke (Høj-til-Lav) af ursignalet ankommer, vil anden trins slave blive aktiveret. Når urpulsen går fra høj til lav (under en negativ puls), ændres udgangen. Du kan designe Master-Slave D-type flip-flops ved at sætte de to låse i kaskade, hvor begge har modsatte clockfaser.
Master-Slave D-type flip-flop kredsløb
Så fra D-type Master-Slave-kredsløbet kan du se, hvordan master-flip-flop'en indlæser data fra D-indgangen, når clock-impulsen stiger i D-type Master-Slave-kredsløbet. Dette får mesteren til at slå på. På den anden flanke (faldende flanke) af urpulsen vil slave-flip-flop'en nu indlæse dataene og tænde for slaven.
Samlet set vil denne konfiguration resultere i, at den ene flip-flop altid er ON, mens den anden er OFF. Bemærk, at output Q fra denne master-slave-flip-flop-konfiguration kun vil fange værdien af D, når en komplet clock-impulscyklus påføres. Denne komplette cyklus bør indeholde en førende såvel som en faldende kant i konfigurationen 0-1-0.
D-type flip flop til frekvensopdeling
Du kan også bruge D-type flip-flop som et frekvensdelerkredsløb. Forbind D-flip-flop-udgangen Q direkte med indgangen D. Dette vil skabe et feedback-system med lukket sløjfe. For hver anden cyklus af urimpulser, vil den bistabile blive skiftet.
Datalåsen kan også fungere som en binær divider eller frekvensdeler. Dette vil resultere i oprettelse af et divide-by-2 tællerkredsløb. Det betyder, at udgangsfrekvensen er halveret i forhold til clock-impulsfrekvensen.
Inklusive et feedback loop system omkring D-type flip-flop, kan du også oprette forskellige typer flip-flop kredsløb såsom T-type flip-flops også kendt som T-type bistabile flip-flops. Denne T-type flip-flop i binære tællere kan fungere som et divider-med-to-kredsløb, som illustreret nedenfor.
Ud fra ovenstående bølgeform kan vi konkludere, at når udgangen Q gives som feedback til indgangsterminalen D, vil frekvensen af udgangsimpulserne ved Q være nøjagtigt lig med halvdelen (ƒ/2) af input-klokfrekvensen (ƒ I ). Med andre ord opnår dette kredsløb frekvensdelingen ved at dividere indgangsfrekvensen med en faktor på to. Q går til 1 én gang hver anden urcyklus.
D Flip Flops som datalåse
D flip-flops sammen med frekvensdelingen kan også fungere som datalåse. En datalås er en enhed, der arbejder for at bevare eller genkalde de data, der findes på dens input. Det fungerer faktisk som en enkelt-bit hukommelsesenhed. Du kan nemt finde IC'er som TTL 74LS74 eller den CMOS 4042 i Quad-format. Disse IC'er er specielt designet til datalåsningsformål.
For at konstruere en 4-bit datalås skal du forbinde de fire 1-bit datalåse sammen. Sørg også for, at clock-indgangene på alle disse 1-bit datalåse er forbundet og synkroniseret. Nedenfor er et givet 4-bit datalåsekredsløb.
Gennemsigtig datalås
Inden for elektronik og digitale kredsløb finder du de mange anvendelser af Data Latch. Ved at bruge Data Latch kan du administrere buffering, I/O-portstyring, tovejs buskørsel og displaykørsel. Den er designet på en sådan måde, at den giver dig en meget høj udgangsimpedans ved begge Q og dets komplementoutput Q̅ . Dette vil resultere i at minimere impedanseffekter på tilsluttede kredsløb.
Det meste af tiden vil du opdage, at enkelte 1-bit datalåse ikke er almindeligt anvendte. De kommercielt tilgængelige IC'er integrerer flere individuelle datalåse (4, 8, 10, 16 eller 32) i en enkelt pakke. Et eksempel er 74LS373 Oktal D-type gennemsigtig lås.
Du kan tænke på 74LS373 som en enhed, der har otte D-type flip-flops inde i den. Hver flip-flop har en datainput D og et output Q . Når clock-indgangen (CLK) er HIGH, vil outputtet fra hver flip-flop matche datainputtet. Det betyder, at datainputtet er transparent eller synligt for outputtet. I denne åbne tilstand er vejen fra D̅ input til Q̅ output er gennemsigtigt. Dette tillader data at flyde uhindret igennem, hvorfor navnet transparent lås er givet.
På den anden side, når ursignalet er LAVT, lukkes låsen. Udgangen kl Q̅ er låst til den sidste værdi af de tilstedeværende data, før kloksignalet ændres. På dette tidspunkt, Q̅ ændres ikke længere som reaktion på D̅ .
D-type flip-flop IC'er
Der er forskellige typer D flip-flop IC'er tilgængelige i både TTL og CMOS pakker. 74LS74 er en af de mest brugte muligheder, som du kan overveje. Dette er Dual D flip-flop IC, der indeholder to individuelle D-type bistabile inden for en enkelt chip. Ved at bruge dette, kan du oprette en enkelt eller master-slave skifte-flip-flops.
Der er nogle andre D-type flip-flop IC-kredsløb også tilgængelige, såsom 74LS174 HEX D flip-flop med en direkte klar input. En anden D flip-flop IC er 74LS175 Quad D flip-flop med komplementære udgange. 74LS273 Octal D-type flip-flop har i alt 8 D-type flip-flops. Alle disse otte flip-flops har et klart input. Alle disse indgange er forbundet i en enkelt pakke.
Konklusion
D-type flip-flop kan designes ved hjælp af de to ryg-til-ryg SR-låse. Der bruges også en inverter mellem S- og R-indgangene. Dette vil udsende et enkelt D (data) input. Du kan tilføje en anden SR-flip-flop til en grundlæggende D-type flip-flop. Dette vil forbedre D-type flip-flop-funktionen. Du kan tilslutte denne SR-flip-flop til udgangen af D-type flip-flop. Det fungerer kun, når ursignalet er modsat det originale. Denne konfiguration er også kendt som Master-Slave D flip-flop.
Både D-type låsen og en D-type flip-flop er forskellige. Latchen har ikke et clock-signal, mens D-type flip-flop indeholder et clock-signal. D flip-flop er en kant-udløst enhed. Indgangsdataoverførslen styres ved hjælp af den stigende eller faldende urflanke. På den anden side er Data Latches, ligesom datalåsen og den gennemsigtige lås, de niveaufølsomme enheder.